【導(dǎo)讀】運(yùn)放同相和反相端輸入電壓超過運(yùn)放共模輸入電壓的范圍，就會(huì)導(dǎo)致輸出電壓異常，達(dá)不到預(yù)期電路的設(shè)計(jì)范圍。關(guān)于運(yùn)放的兩個(gè)輸入引腳有輸入擺幅限制，只要是由于輸入極的設(shè)計(jì)導(dǎo)致的。
運(yùn)放同相和反相端輸入電壓超過運(yùn)放共模輸入電壓的范圍，就會(huì)導(dǎo)致輸出電壓異常，達(dá)不到預(yù)期電路的設(shè)計(jì)范圍。關(guān)于運(yùn)放的兩個(gè)輸入引腳有輸入擺幅限制，只要是由于輸入極的設(shè)計(jì)導(dǎo)致的。運(yùn)放的輸入極基本是CMOS，BJT和FET三種基本拓?fù)浣Y(jié)構(gòu)組成的，下面用CMOS輸入極的拓?fù)浣Y(jié)構(gòu)來做說明，參考資料來自MICROCHIP的AN722A的應(yīng)用文章，會(huì)作為附件上傳，圖示是一個(gè)NMOS輸入極，一共用到了四個(gè)MOS管。但是其中給出內(nèi)部示例圖還有錯(cuò)誤，所以網(wǎng)絡(luò)的資料也不能完全相信，需要自己做爭(zhēng)取的判斷。圖中Q3和Q4作為鏡像電流源，給Q1和Q2的差分對(duì)管提供直流靜態(tài)工作點(diǎn)的電流。但是原圖把Q3的GS短接到一起，這種連接的方式明顯是錯(cuò)誤的，應(yīng)該是Q3的GD連接，讓VGS=VDS，讓Q3管始終工作在飽和區(qū)。
說到了飽和區(qū)，就有了判定條件的。圖中四個(gè)MOS管都需要工作在飽和區(qū)，才能實(shí)現(xiàn)信號(hào)的放大。單個(gè)MOS管的本征放大倍數(shù)A=gm*ro，接入不同的外圍電路，可以實(shí)現(xiàn)不同的放大倍數(shù)。
按照AN-00722A中表述，對(duì)于這個(gè)差分輸入對(duì)，輸入共模電壓的范圍將被限制在負(fù)電源電壓附近，在這種情況下，輸入端的電壓最高可高于正電源軌的十分之幾伏，但最低只能降低到高于負(fù)電源軌的1.2V處，用不等式表示如下：
Vss+1.2＜Vcom＜Vcc+0.3
其中Vss表示負(fù)電源軌，Vcc表示正電源軌，高于正電源軌的十分之幾伏定義為0.3V；
但是在應(yīng)用手冊(cè)中沒有對(duì)這個(gè)過程做解釋說明，后來查了一些資料，對(duì)這個(gè)過程有了理解，所以分享到大家。
從電路可知，還有一個(gè)電流源I1，可以理解為一個(gè)簡(jiǎn)單的constant current（也可以是cascode current），就是一個(gè)MOS管工作的飽和區(qū)的模式，那么可以定義1點(diǎn)和Vss之間的電壓V1-Vss=0.3V，也就是constant current的漏極和源極之間的壓降是0.3V。
隨后定義Q1到Q4四個(gè)MOS管工作在飽和區(qū)Vgs≥0.9V(Vgs(th)), 即Vgs-Vgs(th)≥0 這個(gè)根據(jù)不同半導(dǎo)體廠家的定義會(huì)不同，但是0.9的設(shè)計(jì)是可以實(shí)現(xiàn)的。
由于Q3的柵極和漏極連接到一起，定義Vgs3=Vds3=0.6V，至此所有已知條件都有了，可以進(jìn)行計(jì)算。
對(duì)于Q1要保證可以開啟，所以柵源極電壓至少要大于0.9V，
Vgs1=Vin-V1≥0.0V
Vin-(0.3+Vss)≥0.9V
Vin≥Vss+1.2
對(duì)于Q1不僅要開啟還要工作在飽和區(qū)，所以Vds1≥Vgs1-Vgs(th)
Vgs1=Vin-(0.3+Vss)
Vgs(th)=0.9V
Vd1=Vcc-Vds3
Vs1=0.3+Vs
Vds1=Vcc-0.6-(0.3+Vs)
將以上所有式子聯(lián)立可得到
Vin≤Vcc+0.3
根據(jù)以上求得的所有關(guān)系式，就可以得到輸入共模電壓的范圍：Vss+1.2＜Vcom＜Vcc+0.3這個(gè)和資料上給出的是完全一致的。
既然有NMOS輸入極，那就肯定有PMOS輸入極，無非就是NMOS和PMOS進(jìn)行調(diào)換的，如下圖所示：
有了上面求解的過程，過于PMOS的輸入共模電壓范圍就不做詳細(xì)分析，可以直接拿出結(jié)論，對(duì)于Q1需要工作在飽和區(qū)，因此就有：
Vcc-0.3-(VCC+0.6)≥Vcc-0.3-Vin-0.9
Vin≥Vcc-0.3
對(duì)于Q1需要先正常開啟，因此就有
Vcc+0.3-Vin≥0.9
Vin≤Vcc-1.2
整合以上的式子，就可以得到PMOS輸入共模電壓范圍：Vcc-0.3≤Vin≤Vcc-1.2
和手冊(cè)上提到的，輸入端無法在器件離開線性區(qū)之前比正電源電壓高幾百個(gè)毫伏以上的結(jié)論是想吻合的。
從推導(dǎo)結(jié)果看來，無論是NMOS輸入極還是PMOS輸入極，都不是軌對(duì)軌的運(yùn)放。但在我們實(shí)際應(yīng)用中，很多運(yùn)算放大器都是軌對(duì)軌，這個(gè)時(shí)候就是PMOS和NMOS的組合管輸入極，畢竟從結(jié)果看來，NMOS輸入極是正電源軌輸出，PMOS是負(fù)電源軌輸出。采用組合管輸入極，可以有效的講P管和N管的優(yōu)點(diǎn)結(jié)合起來，就能保證正負(fù)電源軌同時(shí)輸出。示意圖如下圖所示：
電路看起來比較復(fù)雜，實(shí)際就是兩個(gè)輸入極的疊加組合?，F(xiàn)在知道了工作原理，以后和運(yùn)放的內(nèi)部框圖，就能看出運(yùn)放是不是軌對(duì)軌輸出了。但是這種形式的輸入極還是有一些不好的地方，比如失調(diào)電壓的范圍比較寬。從TI給出的仿真結(jié)果來看，對(duì)于OPA703這個(gè)運(yùn)放，盡管是軌對(duì)軌輸出，但是失調(diào)電壓的動(dòng)態(tài)范圍受到共模輸入電壓的影響，動(dòng)態(tài)變化很大，實(shí)際使用的時(shí)候回受到很多制約的。
所以在此基礎(chǔ)上，就需要對(duì)P管和N管互補(bǔ)輸入極的電路進(jìn)行改進(jìn)，半導(dǎo)體公司就設(shè)計(jì)出了0偏移的MOS管軌對(duì)軌技術(shù)，有效改善了失調(diào)電壓變化范圍大的問題。所以在設(shè)計(jì)電路的時(shí)候，要根據(jù)系統(tǒng)的設(shè)計(jì)需求，選擇合適爭(zhēng)取的運(yùn)放，即使都是軌對(duì)軌運(yùn)放，性能還是有很大的不同。只要性能參數(shù)選擇爭(zhēng)取，才能滿足電路的要求。
確實(shí)有很多資料介紹了運(yùn)放共模輸入電壓限制的結(jié)論，但是對(duì)這個(gè)過程沒做說明，這個(gè)帖子對(duì)這個(gè)過程做了一定的解釋和說明，感興趣的一起討論哈！
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